Daily Archives: May 6, 2014

Verifikasi dan Validasi Model Simulasi, Analisis Output (tugas_mosi_kel 3)

Verifikasi dan Validasi model

Verifikasi merupakan proses pemeriksaan kesesuaian model logika operasional dengan logika diagram alur atau dapat disederhanakan dengan “apakah terdapat kesalahan dalam program?” (Hoover dan Perry, 1989). Sedangkan menurut (Law dan Kelton 1991) verifikasi merupakan suatu proses untuk memeriksa kesesuaian jalannya program computer simulasi dengan yang diinginkan dengan cara melakukan pemeriksaan program computer, selain itu verifikasi dapat diartikan sebagai proses penerjemahan model simulasi konseptual kedalam bahasa pemrograman secara benar.

Menurut (Law and Kelton,1991) validasi merupakan proses penentuan apakah model konseptual simulasi benar-benar merupakan representasi akurat dari system nyata yang dimodelkan. Validasi model dapat pula dikatakan sebagai langkah dalam memvalidasi atau menguji apakah model yang telah disusun dapat merepresentasikan system nyata dengan benar. Suatu model dapat dikatakan valid ketika tidak memiliki perbedaan yang signifikan dengan system nyata yang diamati baik dari karakteristiknya maupun dari perilakunya. Validasi dapat dilakukan dengan menggunakan alat uji statistic yang meliputi uji keseragaman data output, uji kesamaan dua rata-rata, uji kesamaan dua variansi dan uji kecocokan distribusi.

Aturan verifikasi dan validasi dalam simulasi

Dalam melakukan verifikasi dan validasi, terdapat beberapa hal yang harus diperhatikan, berikut merupakan penjelasan lengkapnya:

Verifikasi

Terdapat beberapa hal yang harus diperhatikan dalam melakukan verifikasi pada model logika, diantaranya:

  • Apakah kejadian telah direpresentasikan dengan benar?
  • Rumus matematika dan relasi apakah sudah benar?
  • Ukuran statistic apakah sudah dirumuskan dengan benar?

Terdapat beberapa hal yang harus diperhatikan dalam melakukan verifikasi pada model computer atau simulasi, diantaranya:

  • Apakah semua aspek mode logika telah dimuat oleh kode computer?
  • Apakah perhitungan statistic dan rumus telah dilakukan dengan benar?
  • Apakah model mengandung kesalahan pengkodean?

Validasi

Terdapat beberapa hal yang harus diperhatikan dalam melakukan validasi pada model konseptual, diantaranya:

  • Sudahkah semua elemen, kejadian dan relasi yang sesuai terdapat didalam model?
  • Apakah pertanyaan pemodelan sudah dapat dijawab dengan model?

Terdapat beberapa hal yang harus diperhatikan dalam melakukan validasi pada model logika, diantaranya:

  • Apakah semua kejadian yang terdapat pada model konseptual telah dimuat di dalam model?
  • Apakah semua relasi yang terdapat dalam model konseptual telah dimuat didalam model?

Terdapat beberapa hal yang harus diperhatikan dalam melakukan validasi pada model computer atau simulasi, diantaranya:

  • Apakah model computer benar merupakan representasi dari system nyata?
  • Apakah model computer dapat melakukan duplikasi kinerja system nyata?
  • Apakah output dari model computer mempunyai kredibilitas dengan ahli system dan pembuat keputusan?

 

Verifikasi Model Komputer

Terdapat beberapa teknik dalam melakukan Verifikasi Progam, yaitu:

  1. Buatlah dan debug program komputer dalam modul-modul atau subprogram-subprogram
  2. Buatlah program komputer secara bersama-sama (lebih dari satu orang)
  3. Menjalankan simulasi dengan berbagai variasi parameter input dan memeriksa apakah outputnya reasonable
  4. Melakukan “trace”. Teknik ini merupakan salah satu teknik yang powerful yang dapat digunakan untuk mendebug program simulasi event diskrit.
  5. Model sebaiknya dapat dijalankan (jika memugkinkan) dengan asumsi sederhana.
  6. Untuk beberapa model simulasi, akan lebih bermanfaat untuk melakukan observasi sebuah animasi dari output simulasi.
  7. Tulislah mean sampel dan varinasi sampel untuk setiap probabilitas distribusi input simulasi, dan bandingkan dengan mean dan variansi yang diinginkan (misalnya secara historis)
  8. Gunakan paket simulasi

Model komputer diverifikasi dengan menunjukkan bahwa program komputer adalah implementasi tepat model logis. Verifikasi model komputer sangat tergantung dengan bahasa pemrograman yang digunakan dan tidak ada metodologi umum yang disetujui. Verifikasi model komputer dapat dilakukan dengan cara menggunakan Metode pemrograman terstruktur, melakukan Penelusuran model simulasi, melakukan Pengujian atau Pengujian relasi logis kemudian melakukan Verifikasi dengan model analitis dan Verifikasi menggunakan grafik. Berikut merupakan penjelasan detail mengenai cara verifikasi model computer:

  • Metode Pemrograman Terstruktur, Prinsip pemrograman terstruktur termasuk :
  1. Program dirancang mulai dari proses level tertinggi yang kemudian didekomposisi menjadi modul pendukung yang kemudian dapat didekomposisi lagi (top-down).
  2. Modularitas, setiap modul pendukung bertanggung jawab untuk satu fungsi.
  3. Perbaikan step by step: setiap modul dikembangkan dengan perbaikan step by step dan diakhiri dengan kode khusus-bahasa pemrograman. Beberapa langkah perbaikan sudah terjadi pada pengembangan model logis.
  4. Pemampatan modul: modul harus pendek.
  5. Kontrol Terstruktur : semua kode kontrol harus sangat terstruktur menggunakan pernyataan IF-THEN-ELSE, WHILE, REPEAT-UNTIL, FOR DAN CASE. Penggunan pernyataan GOTO harus dihindarkan.
  • Penelusuran Simulasi

Beberapa bahasa simulasi menyediakan kemampuan-terpasang penelusuran simulasi sebagaimana terjadinya. Ketika model simulasi diprogram menggunakan bahasa umum (seperti FORTRAN, Pascal, C++), tentu saja analis harus membangun kemampuan penelusuran dalam kode program. Ketika membangun program model logika, mekanisme penelusuran simulasi harus dimasukkan sebagai bagian dari disain program dan tidak ditutupi ketika ada kesalahan dalam program komputer.

  • Pengujian

Dua pendekatan pengujian adalah bottom-up dan top-down. Pada pendekatan bottom-up, yang terendah, modul dasar pada umumnya diuji dan diverifikasi terlebih dahulu. Pendekatan kadang-kadang disebut dengan pengujian unit. Setelah modul dasar diuji, uji terintegrasi dilakukan dimana interface diantara kedua modul diuji. Pendekatan bottom-up ini berlanjut terus sampai model dapat diuji sebagai sistem tunggal. Bagian terpenting dalam pengujian adalah seleksi data uji. Keuntungan pengujian modul paling rendah terlebih dahulu adalah pengujian itu membutuhkan himpunan data uji yang lebih kecil daripada modul integrasi yang lebih besar. Modul dapat diuji menggunakan driver yang menurunkan data uji, dan kemudian modul dieksekusi.

Pada pendekatan top-down, pengujian dimulai dengan modul utama dan secara inkremental bergerak turun ke modul paling rendah. Dalam pengujian top-down, rutin (routine) dummy dibutuhkan untuk mensimulasikan fungsi modul level paling rendah. Keuntungan pendekatan top-down adalah proses berlangsung secara logika, paralel dengan aliran program. Programmer dan manajer biasanya lebih menyukai pendekatan top-down karena keberlangsungna proses dapat dilihat. Setelah model diuji baik dengan pendekatan bottom-up ataupun top-down, model harus diuji coba dengan kondisi paling ekstrim. Jika dipilih dengan hati-hati, hasil simulasi dengan kondisi ekstrim dapat diprediksi.

  • Pengujian Relasi Logis

Relasi ini dapat didasarkan pada hukum konservasi atau secara statistik. Jika relasi ini tidak diperhatikan, maka program bukan implementasi benar dari model logis. Saat paling sesuai untuk memeriksa relasi itu adalah ketika model berjalan tahap demi tahap. Secara tipikal, kesalahan pemrograman tidak acak dan berdistribusi secara uniform, tetapi berkumpul secara kluster.

  • Validasi Model Simulasi, Persfektif Umum Simulasi:
  1. Eksperimen dengan model simulasi untuk eksperimen sistem actual
  2. Kemudahan atau kesulitan dari proses validasi tergantung pada kompleksitas sistem yang dimodelkan
  3. Sebuah model simulasi dari sebuah sistem yang kompleks hanya dapat menjadi pendekatan terhadap aktual sistem
  4. Sebuah model simulasi sebaiknya selalu dibangun untuk sekumpulan tujuan tertentu
  5. Sebuah buku catatan dari asumsi-asumsi model simulasi sebaiknya diupdate berkala
  6. Sebuah model simulasi sebaiknya divalidasi relatif terhadap ukuran kinerja yang akan digunakan untuk pengambilan keputusan
  7. Pembentukan model dan validasi sebaiknya dilakukan sepanjang pensimulasian
  8. Pada umumnya tidak mungkin untuk membentuk validasi statistik secara formal diantara data output model dengan data output sistem aktual

 

Sumber:

http://ocw.gunadarma.ac.id/course/industrial-technology/informatics-engineering-s1/pemodelan-dan-simulasi/verifikasi-dan-validasi-sistem-pemodelan

http://www.unhas.ac.id/lkpp/tani/Mahmud%20-%20BAB%206.pdf

 



 

 

Analisis Output

Model simulasi memiliki banyak varian, salah satunya adalah model simulasi kejadian diskrit. Model simulasi kejadian diskrit ini memiliki perbedaan bila dibandingkan dengan tipe model simulasi yang lainnya, karena model simulasi ini menggabungkan beberapa variable acak, maka outputnya berupa variable acak pula. Output dari model bisa sangat berbeda dengan karakteristik model yang aslinya, karena perbedaan karakterisitik inilah maka pertanyaanpemodelan yang memiliki karakteristik dan perilaku system nyata tidak dapat dijawab dengan menggunakan output simulasi kejadian diskrit.

Menurut (Banks, et all. 2001) Analisis output merupakan pengolahan data yang dihasilkan oleh suatu simulasi yang berguna untuk memprediksi performansi sistem atau membandingkan performansi antar rancangan alternatif. Berdasarkan pernyataan diatas, dapat disimpulkan bahwa analisis output atau analisis hasil simulasi merupakan proses analisa data hasil simulasi untuk mengestimasi kriteria performansi system yang diteliti, kemudian hasil estimasi ini digunakan untuk menjawab tujuan simulasi.

Analisis output memiliki tujuan utama untuk menjawab permasalahan yang ada diawal pembentukan model. Sebelum melakukan analisis output, hal yang terlebih dahulu harus dilakukan adalah membedakan antara terminating simulation atau transient simulation dengan steady state simulation. Berikut merupakan penjelasan lebih lanjut mengenai ketiga jenis simulasi tersebut:

      • Terminating simulation merupakan suatu simulasi yang hanya dijalankan dalam waktu tertentu saja karena terdapat event yang menghentikan simulasi. Terminating simulation dilakukan saat ingin mengetahui perilaku system pada periode tertentu. Simulasi ini dimulai pada suatu waktu yang telah ditentukan dan diakhiri saat mencapai waktu yang telah ditentukan. Percobaan dengan terminating simulations diawali dengan pemilihan status awal model, kemudian pemilihan terminating event, dan menentukan jumlah replikasi. Contoh terminating simulation:
        • Sebuah mesin yang terdiri dari 4 komponen akan berhenti bekerja apabila komponen 1 rusak, atau komponen 4 rusak, atau kedua komponen no 2 dan 3 rusak. Berhentinya mesin tersebut tidak berdasarkan rentang waktu yang pasti, tetapi masih probabilitas. Dalam hal ini, tujuan simulasi mungkin ingin mengetahui waktu antar kerusakan mesin.
        • Percobaan dengan terminating simulations diawali dengan pemilihan status awal model, kemudian pemilihan terminating event, dan menentukan jumlah replikasi.
    • Transient simulation atau unsteady state simulation merupakan suatu simulasi yang ditujukan untuk mengamati system dalam jangka waktu sementara. Contoh unsteady state simulation:
      • Sebuah pabrik memiliki sistem produksi kontinu dimulai dari senin pagi sampai sabtu malam. Shift pertama (senin-sabtu) digunakan untuk mengisi bahan baku ke tangki untuk menghasilkan beberapa jenis produk. Bahan baku itu sendiri dibuat secara kuntinu selama hari kerja (senin sampai jumat, dan khusus jumat shift ketiga digunakan untuk pembersihan mesin pembuat bahan baku. Oleh karena itu, tangki-tangki bahan baku umumnya hampir habis setiap akhir pekan, selain itu, sisa bahan baku pada tangki pada hari senin digunakan untuk mengkover kegagalan pencapaian produksi minggu sebelumnya. Simulasi yang dirancang digunakan untuk mengamati kondisi persediaan tangki-tangki bahan baku pada shift pertama (waktu ke 0 s.d. n untuk mendapatkan kebijakan jadwal pengisian persediaan yang baik.
    • Steady state simulation suatu simulasi yang ditujukan untuk mengamati system dalam jangka waktu yang lama. Steady state simulation atau nonterminate simulation dapat terus berlangsung tanpa ada perubahan perilaku statistik. Percobaan dengan nonterminating simulation diawali dengan menentukan periode warm-up kemudian, mengobservasi sampel melalui replikasi dan batch rata-rata dan menentukan run length. Contoh steady state simulation :
      • Sebuah perusahaan cloud computing menyediakan jasa cloud computing baik dalam skala jasa infrastruktur (penyedia hardware, OS, dan software) maupun platform (jasa OS). Berkaitan dengan adanya beban kerja, perusahaan mempertimbangkan adanya penambahan komputer server, hardisk dan berbagai konfigurasinya. Oleh karena itu, dbuat simulasi yang dijalankan dalam waktu yang lama untuk melihat kondisi steady state kebutuhan server dan konfigurasinya.

Ada beberapa hal yang harus diperhatikan dan pertanyaan-pertanyaan yang harus dijawab dalam menganalisa output. Berikut merupakan beberapa hal yang harus diperhatikan dalm menganalisa output:

  1. Berapa lama waktu tunggu user untuk untuk berinteraksi dengan system?
  2. Berapa besar prosentase user yang menunggu?
  3. Berapa peluang user menunggu lebih dari satu menit?
  4. Berapa rata-rata jumlah user yang menunggu?
  5. Berapa rata-rata waktu yang dibutuhkan untuk seorang user dalam berinteraksi dengan system?
  6. Apakah penambahan jumlah port akan dapat mengurangi waktu tunggu user secara signifikan?
  7. Apakah penambahan memory cpu akan dapat mengurangi waktu tunggu user secara signifikan?
  8. Apakah penambahan percepatan transimisi akan dapat mengurangi waktu tunggu user secara signifikan?
  9. Berapa rata-rata waktu idle?
  10. Berapa besar waktu tunggu dan waktu pelayanan jika waktu pelayanan bertambah 10%?

 Masih banyak lagi pertanyaan yang sesuai dengan kebutuhan analisis, beberapa contoh pertanyaan diatas merupakan pertanyaan umum yang dapat dimodifikasi atau disesuaikan dengan kasus yang ditangani.

Sumber

http://priyandari.staff.uns.ac.id/201112/analisis-output-sebuah-simulasi-1/

http://ocw.gunadarma.ac.id/course/industrial-technology/informatics-engineering-s1/pemodelan-dan-simulasi/analisis-output

 

Advertisements

Comments Off on Verifikasi dan Validasi Model Simulasi, Analisis Output (tugas_mosi_kel 3)

May 6, 2014 · 1:10 pm